芯耀辉：从传统IP到IP2.神仙道，AI时期国产IP机会

2024年，集成电路行业在变更与机会中连续开展。面临寰球经济的新常态、技巧翻新的减速以及市场需要的一直变更，集成电路企业怎样在新的一年里坚持竞争力并实现可连续开展？集成电路行业的IP领军企业芯耀辉科技无限公司（以下简称：芯耀辉）分享从前一年的教训与结果，瞻望将来的开展趋向与机会。本文援用地点：在科技飞速开展确当下，人工智能正迎来暴发式增加，AI芯片的普遍遍及以及软件界说体系的敏捷提高，正减速推进万物智能时期的到来。进入后摩尔时期，传统的芯片开展门路遭受瓶颈，而3DIC、Chiplet等进步封装技巧锋芒毕露，为冲破困局供给了新的能源。这些技巧不只为芯片机能跟集成度的晋升开拓全新的偏向，还带来了翻新的处理计划，成为推进芯片行业连续提高的主要驱能源。在这一时期配景下， IP与IC计划技巧正处于新一轮变更的要害节点，迎来史无前例的机会。在庞杂的芯片计划架构中，各种IP表演着至关主要的脚色，它们犹如衔接芯片外部盘算模块与外部装备的桥梁，弗成或缺。AI芯片由于须要处置跟传输海量的数据，不只是在芯片外部差别盘算模块直接须要停止高速的数据交流，比方CPU，GPU，NPU之间会经由过程UCIe、Die-to-Die接口等IP来实现高带宽、低耽误的互连，同时也须要与外部的装备停止高效、可扩大以及分歧性的互连，比方会经由过程PCIe，Serdes等接口IP与存储跟收集装备等停止数据间的高速且正确的传输。并且AI芯片在运转时须要频仍地读写大批数据，对内存的带宽跟容量请求极高，经由过程HBM，DDR，LPDDR等接口IP与存储颗粒之间实现高速的数据传输，无效处理带宽瓶颈，减速数据在芯片跟内存之间的活动，从各个方面满意AI芯片对内存容量跟带宽的需要。以是在AI芯片范畴，接口IP在能够明显晋升AI芯片机能的同时，还能够实现功效优化跟扩大，辅助客户充足开释计划上的潜能，承当更加要害的感化。打造一站式完全IP平台处理计划，实现从传统IP向IP2.0的策略转型回想2024年，海内半导体工业阅历了诸多表里部挑衅。只管如斯，对芯耀辉而言还是播种颇丰的一年。面临人工智能市场敏捷突起，芯耀辉推出的UCIe，HBM3E以及112G SerDes等高速接口IP均普遍利用在Chiplet跟人工智能范畴，UCIe技巧处理了Chiplet的芯片内D2D互联成绩，HBM则晋升了高带宽内存与芯片间的互联效力，而112G SerDes则实现了芯片间的高速互联，明显进步了集群效力。UCIe凭仗其高带宽密度，低传输耽误与PCIe跟CXL复用等上风，已成为Chiplet中D2D互联尺度的首选，芯耀辉推出的UCIe IP涵盖了PHY跟Controller IP两年夜模块，此中PHY IP在进步封装上最年夜速度能够支撑32Gbps，尺度封装上最年夜速度也能够支撑到24Gbps，而且领有极佳的能效比跟低传输耽误，最年夜传输间隔支撑到50mm，远超尺度协定中的25mm，为客户的Chiplet计划供给了更年夜的机动性跟可扩大性，同时Controller IP兼容FDI、AXI、CXS.B等多种接口，让客户在集成应用时实现与体系计划的无缝切换。HBM以其高带宽、低功耗跟低耽误的特征在AI、高机能盘算等范畴表示凸起。芯耀辉也趁势推出了国产工艺上的HBM3E PHY跟Controller IP，此中PHY的最年夜传输速度能够支撑到7.2Gbps，Controller领有出色的带宽应用率，最年夜速率能够支撑到10Gbps。而在SerDes范畴，Serdes IP以其高数据传输速度跟低功耗特征，在数据核心外部衔接跟外部通讯中成为首选处理计划，芯耀辉推出了差别组合的SerDes PHY，最高支撑112Gbps，并支撑PCIe、OIF跟以太网等多种协定，满意差别客户对速度的需要。同时，芯耀辉还推出了兼容PCIe跟CXL的把持器IP，一站式处理客户的IP选型跟集成困难。芯耀辉在2024年景功研发了上述高速IP，并已实现交付。在研发进程中，芯耀辉就与浩繁客户停止了深刻的探讨并告竣了配合动向。产物推出后，敏捷取得了人工智能、数据核心跟高机能盘算等范畴客户的踊跃反应，并与他们开展了深刻的配合。值得一提的是，2024年，芯耀辉胜利实现了从传统IP到IP2.0的策略转型，辅助客户在剧烈的市场竞争中获得上风。经由过程一站式完全IP平台处理计划实现了片面进级，不只供给高机能、低功耗、强兼容的高速接口IP，还配套供给基本IP跟把持器IP，辅助SoC客户从内到外晋升机能。重视产物的牢靠性、兼容性与可量产性，并供给体系级封装支撑，优化PHY规划、Bump跟Ball排布，晋升量产机能，辅助客户减速产物上市。同时，芯耀辉经由过程整合完全的子体系资本，从计划制订到集成验证，再到硬化跟封装测试，供给端到真个处理计划。别的，芯耀辉踊跃推进国产供给链，供给Substrate跟Interposer计划参考，协同高低游工业链，助力工业技巧冲破。AI为半导体IP工业带来新增量，国产IP机会与挑衅齐飞在寰球半导体IP市场范围连续增加的同时，人工智能、数据核心、智能汽车等新兴范畴为半导体IP工业带来新增量，这些范畴对高机能芯片的需要一直增加，极年夜地推进了IP市场的连续开展，特殊是对接口IP的需要日益增添。然而跟着外部一些不断定要素，国产化需要愈加紧急，国产进步制程的迭代速率变慢，给国产化IP供给了机会的同时也带来了极年夜的挑衅。机会是跟着国产化需要的推进，国产芯片背靠着辽阔的市场上风，为国产IP的开展供给了辽阔的空间，将来市场会稳步扩大，特殊是Chiplet相干的产物跟效劳，必定会迎来一段发达开展期。挑衅来自于国产进步工艺迭代的速率放弛缓外洋进步工艺获取的难度增添，SoC在这一配景下会对国产IP提出更高的请求，须要在现有工艺基本上实现更高速的接口IP计划，无疑增添IP计划的难度跟本钱。与此同时， Chiplet作为SoC架构改良的首选计划，固然能敷衍这些困难，但也带来了封装、测试跟量产等一系列挑衅，同样也会影响到IP计划。因而，IP公司不只要供给牢靠、兼容性强且可量产的IP产物，还须要具有强盛的体系封装计划才能跟供给链治理才能，以确保团体处理计划的顺遂实行。面临如斯机会与挑衅，芯耀辉接上去将持续优化现有工艺上的接口IP，以满意客户多样化的利用场景需要，经由过程晋升接口IP机能充足开释国产工艺的潜能，同时紧跟协定演进的步调，逐渐推出合乎DDR6，LPDDR6，PCIe7等进步协定尺度的接口IP。别的也会扩大笼罩差别Foundry跟工艺的Foundation IP，并推出更多机能优化的数字把持器IP，为客户供给更普遍的抉择跟更强的技巧支撑。在新兴的Chiplet市场，芯耀辉将供给体系级的封装计划计划，辅助客户推出高牢靠性跟可量产性的Chiplet IP产物，并联袂国产高低游企业，独特打造完全的国产供给链。在车规芯片范畴，凭仗芯耀辉此前在AEC-Q100跟ISO 26262功效保险认证方面的丰盛教训与IP积聚，公司将进一步拓展车规IP处理计划的笼罩范畴，帮助客户减速功效保险评价，确保实现响应的目的ASIL品级，从而辅助SoC客户收缩计划、认证跟产物宣布的时光，下降本钱。芯耀辉以为，作为一家外乡IP受权效劳企业，必需深刻懂得客户的需要，片面控制客户的利用场景跟现实需要，开辟出完整贴合客户须要的IP产物并供给客户所须要的IP相干效劳。同时，不克不及去做行业跟随者，仅仅追求国产替换计划，而应聚焦市场需要，做其余的国产厂商不做好的然而又十分有难度的货色。专一做有难度、有代价的产物，完美工业链，经由过程IP受权跟效劳为工业供给强无力的支持，为芯片工业发明最年夜的代价。以后及将来十年，是半导体工业，尤其是中国半导体的黄金十年，只管自客岁以来，半导体行业面对增速放弛缓往年愈加严格的封闭局势，咱们仍然深信半导体行业将会迎来片面苏醒，在如许的市场变化进程中，愈加可能凸显芯耀辉真正的在攻坚克难做实事，兢兢业业推动技巧翻新跟处理计划方面的上风。跟着行业苏醒的到来，公司将迎来更年夜的增加机会。瞻望2025年，芯耀辉将以全新的IP2.0成熟计划为中心，联合高牢靠性、可量产的IP组合、完全的子体系处理计划、体系级的封装计划，以及强盛的供给链才能，预感并处理客户在IP利用中可能碰到的种种挑衅，更好地顺应市场翻新需要。